Name: 扇出晶圓級封裝、板級封裝及嵌入技術：高性能計算（HPC）和系統級封裝（SiP）
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內容簡介

《扇出晶圓級封裝、板級封裝及嵌入技術》一書由原國際微電子組裝與封裝協會（IMAPS）主席貝思·凱瑟（Beth Keser）博士編寫，中國電科第四十三研究所組織翻譯。

《扇出晶圓級封裝、板級封裝及嵌入技術》從多種視角對各種扇出和嵌入式晶片技術進行闡述，首先從市場角度對扇出和晶圓級封裝的技術趨勢進行分析，然後從成本角度對這些解決方案進行研究，討論了由台積電、Deca、日月光等公司創建的Advanced應用領域的封裝類型。本書還分析了新技術和現有技術的IP環境和成本比較，通過對新型封裝半導體IDM公司（如英特爾、恩智浦、三星等）的技術開發和解決方案的分析，闡述了各類半導體代工廠和製造廠的半導體需求，最後對學術界的前沿研究進展進行了歸納總結。

作者介紹

貝思·凱瑟（Beth Keser）博士是世界知名的半導體封裝領域專家和行業領袖，于1993年在美國康奈爾大學獲得材料科學與工程學士學位，1997年在伊利諾大學厄巴納-香檳分校獲得博士學位。凱瑟博士在半導體設備開發方面表現出色，已獲得43項美國專利和待批專利，發表50多篇出版物。她曾在摩托羅拉、飛思卡爾半導體、高通和英特爾等全球半導體公司工作，並領導了扇出晶圓級封裝（FO-WLP）技術開發與產品組。凱瑟博士同時也是IEEE Fellow和IEEE電子封裝學會（EPS）傑出講師，曾于2015年擔任電子封裝會議IEEE EPS ECTC主席。2021年到2023年，擔任國際微電子組裝與封裝協會（IMAPS）主席。在2021年，由於在扇出型晶圓級封裝領域的貢獻，凱瑟博士獲得了IEEE EPS技術成就獎。目前，她是初創公司Zero ASIC的製造技術副總裁。

斯蒂芬·克羅納特（Steffen Kr?hnert）是德國德累斯頓市ESPAT諮詢公司的總裁和創始人、IEE EPS會員，在半導體行業有超過20年的工作經驗，是23份專利的著者或合著者。

中文版序
譯者序
原書致謝
原書前言

第1章扇出晶圓級和板級封裝的市場和技術趨勢
1.1 扇出封裝簡介
1.1.1 歷史背景
1.1.2 關鍵驅動力：為什麼是扇出封裝
1.1.3 扇出晶圓級封裝（FO-WLP）與扇出板級封裝（FO-PLP）
1.1.4 面向異構集成的扇出封裝發展趨勢
1.2 市場概況和應用
1.2.1扇出封裝定義
1.2.2 市場劃分：Core FO、HD FO 和 UHD FO的對比
1.2.3 市場價值：收入和銷量預測
1.2.4 當前和未來的目標市場
1.2.5 扇出封裝的應用
1.3 技術趨勢和供應鏈
1.3.1 扇出封裝技術路線圖
1.3.2 製造商的扇出封裝技術
1.3.3 供應鏈概述
1.3.4 當前的供應鏈動態分析
1.4扇出板級封裝(FO-PLP)
1.4.1 FO-PLP的驅動力和面臨的挑戰
1.4.2 FO-PLP的市場和應用
1.4.3 FO-PLP供應商概述
1.5系統設備拆解
1.5.1 帶有扇出封裝的終端系統拆解圖
1.5.2 雷達IC：eWLB與RCP
1.5.3 成本比較
1.6結論
參考文獻

第2章 FO-WLP（扇出型晶圓級封裝技術）與其它技術的成本比較
2.1簡介
2.2基於活動的成本模型
2.3 FO-WLP變化的成本分析
2.3.1工藝段的成本
2.3.2 FO-WLP的不同工藝種類
2.4 FO-WLP與引線鍵合和倒裝晶片的成本比較
2.5堆疊式封裝(PoP)的成本分析
2.6結論
參考文獻

第3章扇出集成（InFO）技術在移動計算上的應用
3.1 引言
3.2晶圓級扇入封裝
3.2.1介電層和再分佈層（RDL）
3.2.2 凸點下金屬化 (UBM)
3.2.3 可靠性與挑戰
3.2.4 大晶片WLP
3.3晶圓級扇出系統集成
3.3.1 晶片先置與晶片後置
3.3.2 塑封與平坦化
3.3.3 再分佈層（RDL）
3.3.4 通孔與垂直互連
3.4 集成無源元件（IPD）
3.4.1 高Q值的三維螺線圈電感
3.4.2 天線集成封裝（AiP）和5G通信
3.4.3 用於毫米波系統集成的無源元件
3.5 功率、性能、外形尺寸和成本
3.5.1 信號和電源完整性
3.5.2 散熱和熱性能
3.5.3 外形和厚度
3.5.4 市場和週期成本
3.6 本章小結
參考文獻

第4章集成扇出（InFO）在高性能計算中的應用
4.1 引言
4.2 3D封裝和片上集成系統（SoIC）
4.3 CoWoS-R， CoWoS-S和CoWoS-L
4.4 InFO-L 和 InFO-R
4.5 超高密度互連的InFO封裝（InFO-UHD）
4.6多堆疊系統集成（MUST）和Must-in-Must（MiM）
4.7 板載InFO技術(InFO-oS)和局部矽互連InFO技術(InFO-L)
4.8 板載存儲晶片的InFO 技術(InFO-MS)
4.9 3D多矽InFO (InFO-3DMS) and CoWoS-L
4.10 晶圓上InFO系統 (InFO_SoW)
4.11 集成板上系統（SoIS）
4.12 沉浸式記憶體計算（ImMC）
4.13本章小結
參考文獻

第5章用於高密度集成的自我調整圖形和M-系列技術
5.1 技術描述
5.2 應用與市場
5.3基本封裝結構
5.4 製造工藝流程和物料清單
5.5設計特性和系統集成能力
5.6 自我調整圖形
5.7製造幅面和可擴展性
5.8 封裝性能
5.9 魯棒性和可靠性資料
5.10 電測試注意事項
5.11本章小結
參考文獻

第6章基於面板級封裝的異構集成
6.1引言
6.2扇出板級封裝
6.3 板級封裝的經濟效益分析
6.4本章小結
參考文獻

第7章面向高功率模組及SiP模組的新一代晶片嵌入技術
7.1 技術背景
7.2封裝基礎結構
7.3應用與市場（HPC、SiP）
7.4製造工藝和BOM
7.5設計特點
7.6系統集成能力
7.7封裝性能
7.8 魯棒性與可靠性資料
7.9電測試的考慮因素
7.10 本章小結
參考文獻

第8章先進基板上的晶片集成技術(包括嵌入和空腔)
8.1 引言
8.2通過使用嵌入式晶片封裝(ECP )實現異構集成
8.3 嵌入工藝
8.4 器件選擇
8.5 設計技術
8.6 測試
8.7 ECP技術的應用
8.8 利用PCB中的空腔進行異構集成
8.9 封裝性能、穩健性和可靠性
8.10 結論
參考文獻

第9章先進的嵌入式佈線基板—— 一種靈活的扇出晶圓級封裝的替代方案
9.1 技術介紹
9.1.1 C2iM技術
9.1.2 C2iM-PLP技術
9.2應用和市場
9.3封裝的基本結構
9.3.1 C2iM-PLP技術經驗
9.3.2 C2iM-PLP與引線鍵合方形扁平無引腳（WB-QFN）封裝和倒裝晶片QFN（FC-QFN）封裝相比的優缺點
9.3.3 C2iM-PLP與WLP和FO-WLP相比的優缺點
9.3.4 未來的應用
9.3.5 C2iM-PLP的局限性
9.4 製造工藝流程及物料清單
9.5 設計規範
9.5.1 封裝設計規範
9.5.2 晶片UBM設計規範
9.5.3 晶片排列設計規範
9.5.4 銅柱設計規範
9.6 系統集成能力
9.7 生產規格和可拓展性
9.8 封裝性能
9.8.1 電性能
9.8.2 熱性能
9.9 魯棒性和可靠性資料
9.9.1 通過汽車可靠性認證
9.9.2 通過板級可靠性驗證
9.10 電測試的思考
9.11 本章小結

第10章採用扇出晶圓級封裝的柔性混合電子
10.1引言
10.2封裝的最新發展趨勢
10.3 使用FO-WLP的FHE——FlexTrateTM
10.4 FlexTrateTM的應用
致謝
參考文獻

第11章基於2.5D和3D異構集成的多晶片積體電路技術：電和熱設計考量及案例
11.1引言
11.2 異構互連拼接技術（HIST）
11.3 基於橋晶片2.5D集成技術的熱評估
11.3.1 2.5D和3D的典型架構
11.3.2 熱建模和性能
11.3.3 不同2.5D集成方案的熱性能對比
11.3.4 2.5D和3D集成之間的熱性能對比
11.3.5 基於橋接晶片2.5D集成的熱研究
11.3.6 多片式3D集成
11.4 高功率

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